和Verilog相关的还有以下几个专业术语。由于Verilog描述的是抽象电路结构，而不是真正实现电路的门单元，因此Verilog源代码被称为寄存器传输级（RegisterTransferLevel，RTL）模型，即描述信号数据在寄存器之间的流动和加工控制的模型。
如果要生产芯片，还需要得到真正实现电路的门单元，这需要使用一个工具把RTL源代码自动转换成用门单元组成的电路，这个过程称为“逻辑综合”（LogicSynthesis）。经过逻辑综合后，电路以门级（GateLevel）模型描述门单元以及门单元之间的连接关系，可以理解为门单元组成的一张网，所以这样的模型称为“网表”（Netlist）。
从RTL模型转换至门级模型，是从高层抽象描述到低层物理实现的转换过程，类似于软件编程中使用编译器将高级语言转换成机器语言。以网表为分界点，整个CPU的设计可以分为“前端”“后端”两个阶段。
在第一个阶段中，使用Verilog进行RTL设计，描述的是电路的逻辑功能，因此称为“逻辑设计”。在第二个阶段中，网表还要经过布局布线才能确定晶体管在芯片中的实际位置，形成交付给流片厂商的最终成品——版图，这个过程称为“物理设计”。